阈值电压为什么减小不好

1. mos晶体管的MOS晶体管 - 阈值电压的影响因素

第一个影响阈值电压的因素是作为介质的二氧化硅(栅氧化层)中的电荷Qss以及电荷晌袭猛的性质。这种电荷通常是由多种原因产生的，其中的一部分带正电，一部分带负电，其净电荷的极性显然会对衬底表面产生电荷感应，从而影响反型层的形成，或者是使器件耗尽，或者是阻碍反型层的形成。Qss通常为可动正电荷。
第二个影响阈值电压的因素是衬底的掺杂浓度。从前面的分析可知，要在衬底的上表面产生反型层，必须施加能够将表面耗尽并且形成衬底少数载流子的积累的栅源电压，这个电压的大小与衬底的掺杂浓度有直接的关系。衬底掺杂浓度(QB)越低，多数载流子的浓度也越低，使衬底表面耗尽和反型所需要的电压VGS越小。
所以，衬底掺杂浓度是一个重要的参数，衬底掺杂浓度越低，器件的阈值电压数值将越小，反之则阈值电压值越高。对于一个成熟稳定的工艺和器件基本结构，器件阈值电压的调整，主要通过改变衬底掺禅禅杂浓度或衬底表面掺杂浓度进行。衬底表面掺杂浓度的调整是通过离子注入杂质离子进行。
第三个影响阈值电压的因素是由栅氧化层厚度tOX决定的单位面积栅电容的大小。单位面积栅电容越大，电荷数量变化对VGS的变化越敏感，器件的阈值电压则越小。
实际的效应是，栅氧化层的厚度越薄，单位面积栅电容越大，相应的阈值电压数值越低。但因为栅氧化层宴桥越薄，氧化层中的场强越大，因此，栅氧化层的厚度受到氧化层击穿电压的限制。选用其他介质材料做栅介质是当前工艺中的一个方向。例如选用氮氧化硅 SiNxOy 替代二氧化硅是一个微电子技术的发展方向。正在研究其它具有高介电常数的材料，称为高k栅绝缘介质。
第四个对器件阈值电压具有重要影响的参数是栅材料与硅衬底的功函数差ΦMS的数值，这和栅材料性质以及衬底的掺杂类型有关，在一定的衬底掺杂条件下，栅极材料类型和栅极掺杂条件都将改变阈值电压。对于以多晶硅为栅极的器件，器件的阈值电压因多晶硅的掺杂类型以及掺杂浓度而发生变化。
可见，在正常条件下，很容易得到增强型PMOS管。为了制得增强型NMOS管，则需注意减少Qss、Qox，增加QB。采用硅栅工艺对制做增强型NMOS管和绝对值小的增强型PMOS管有利。

2. 同型号同款CPU为什么会有体质之分

任何物品都是非理想的，对于芯片来说说也一样。同批次生产出来的芯片，就是会不同，以下称为分布（variability）。这个分布有硅片硅片（D2D）不同，也硅片间不同（WID）。这些不同主要的体现就是开关速度（门间延时），以及静态功耗。当然，因为分布产生的器件坏死，短路等效应我们先不考虑。在过去，基本只用考虑D2D分布，因为它决定了一片芯片不同于另一片芯片，简单来说就是电路延时/最纳谨高频率的限制（timing closure）。而WID分布则不用考虑，一则这个不同不大，二则因为他们相互可以抵消：一个管子快一个管子慢，最后总延时。 而现在28nm往下，大家也越来越看重WID的分布了，特别是对于intel这种CPU，因为频率很高，寄存器到寄存器间门很少，相互抵消作用不明显。所以WID的分析越来越重要。

在过去，分布产生的主要原因就是阈值电压（Vth）的分布，这个阈值电压高了，管子（芯片）就变慢，但是静态功耗就升高了（省电）。静态功耗就是芯片什么活都不干消耗的能量。这个对于Intel这种1.8billion个管子的CPU来说，已经不可忽视了。所以这个阈值电压就是一个平衡，高了不好低了也不好。阈值电压的改变对于Intel这种CPU的速度的影响其实不是很大。相反，那些低电压低功耗的器件（比如医疗用的小感应器）对于阈值电压很敏感，所以过去体码悔质的研究主要在这里。好了，说现在。我的感觉，省电基本是第一要务，速度较之上一代维持稳定即可。所以，现在器件的电压越来越低，0.9V很常见，甚至0.6V的都有见过。那么对于阈值电压就敏感了。而且重要的问题是，不仅现在对于阈值电压敏感，主要还有因为门越来越小，门间金属连线确没有减小，所以速度越来越依靠于片上连线（metal layer）。现在连线的分布（roughness）也很影响速度。还就就是连线电阻会造成门的实际电压因为连线电阻的作用而降低（IR drop）。例如：10%的电压降低可导致速度降低一倍多（28nm）。总结以上，就是器件越来越小，分布效应越来越明显。解决办法：最简单就是加电压。保证最慢的那块芯片都能工作（margin based design）。那样其他都能工作。但这样太浪费了。所以有了一些新的解决办法，主要就是为每片片子设定一个最合适洞模基的工作电压或者频率。当让还有调节管子的阈值电压（body-biasing），这个不展开讲了。