閾值電壓為什麼減小不好

1. mos晶體管的MOS晶體管 - 閾值電壓的影響因素

第一個影響閾值電壓的因素是作為介質的二氧化硅(柵氧化層)中的電荷Qss以及電荷晌襲猛的性質。這種電荷通常是由多種原因產生的，其中的一部分帶正電，一部分帶負電，其凈電荷的極性顯然會對襯底表面產生電荷感應，從而影響反型層的形成，或者是使器件耗盡，或者是阻礙反型層的形成。Qss通常為可動正電荷。
第二個影響閾值電壓的因素是襯底的摻雜濃度。從前面的分析可知，要在襯底的上表面產生反型層，必須施加能夠將表面耗盡並且形成襯底少數載流子的積累的柵源電壓，這個電壓的大小與襯底的摻雜濃度有直接的關系。襯底摻雜濃度(QB)越低，多數載流子的濃度也越低，使襯底表面耗盡和反型所需要的電壓VGS越小。
所以，襯底摻雜濃度是一個重要的參數，襯底摻雜濃度越低，器件的閾值電壓數值將越小，反之則閾值電壓值越高。對於一個成熟穩定的工藝和器件基本結構，器件閾值電壓的調整，主要通過改變襯底摻禪禪雜濃度或襯底表面摻雜濃度進行。襯底表面摻雜濃度的調整是通過離子注入雜質離子進行。
第三個影響閾值電壓的因素是由柵氧化層厚度tOX決定的單位面積柵電容的大小。單位面積柵電容越大，電荷數量變化對VGS的變化越敏感，器件的閾值電壓則越小。
實際的效應是，柵氧化層的厚度越薄，單位面積柵電容越大，相應的閾值電壓數值越低。但因為柵氧化層宴橋越薄，氧化層中的場強越大，因此，柵氧化層的厚度受到氧化層擊穿電壓的限制。選用其他介質材料做柵介質是當前工藝中的一個方向。例如選用氮氧化硅 SiNxOy 替代二氧化硅是一個微電子技術的發展方向。正在研究其它具有高介電常數的材料，稱為高k柵絕緣介質。
第四個對器件閾值電壓具有重要影響的參數是柵材料與硅襯底的功函數差ΦMS的數值，這和柵材料性質以及襯底的摻雜類型有關，在一定的襯底摻雜條件下，柵極材料類型和柵極摻雜條件都將改變閾值電壓。對於以多晶硅為柵極的器件，器件的閾值電壓因多晶硅的摻雜類型以及摻雜濃度而發生變化。
可見，在正常條件下，很容易得到增強型PMOS管。為了製得增強型NMOS管，則需注意減少Qss、Qox，增加QB。採用硅柵工藝對製做增強型NMOS管和絕對值小的增強型PMOS管有利。

2. 同型號同款CPU為什麼會有體質之分

任何物品都是非理想的，對於晶元來說說也一樣。同批次生產出來的晶元，就是會不同，以下稱為分布（variability）。這個分布有矽片矽片（D2D）不同，也矽片間不同（WID）。這些不同主要的體現就是開關速度（門間延時），以及靜態功耗。當然，因為分布產生的器件壞死，短路等效應我們先不考慮。在過去，基本只用考慮D2D分布，因為它決定了一片晶元不同於另一片晶元，簡單來說就是電路延時/最納謹高頻率的限制（timing closure）。而WID分布則不用考慮，一則這個不同不大，二則因為他們相互可以抵消：一個管子快一個管子慢，最後總延時。 而現在28nm往下，大家也越來越看重WID的分布了，特別是對於intel這種CPU，因為頻率很高，寄存器到寄存器間門很少，相互抵消作用不明顯。所以WID的分析越來越重要。

在過去，分布產生的主要原因就是閾值電壓（Vth）的分布，這個閾值電壓高了，管子（晶元）就變慢，但是靜態功耗就升高了（省電）。靜態功耗就是晶元什麼活都不幹消耗的能量。這個對於Intel這種1.8billion個管子的CPU來說，已經不可忽視了。所以這個閾值電壓就是一個平衡，高了不好低了也不好。閾值電壓的改變對於Intel這種CPU的速度的影響其實不是很大。相反，那些低電壓低功耗的器件（比如醫療用的小感應器）對於閾值電壓很敏感，所以過去體碼悔質的研究主要在這里。好了，說現在。我的感覺，省電基本是第一要務，速度較之上一代維持穩定即可。所以，現在器件的電壓越來越低，0.9V很常見，甚至0.6V的都有見過。那麼對於閾值電壓就敏感了。而且重要的問題是，不僅現在對於閾值電壓敏感，主要還有因為門越來越小，門間金屬連線確沒有減小，所以速度越來越依靠於片上連線（metal layer）。現在連線的分布（roughness）也很影響速度。還就就是連線電阻會造成門的實際電壓因為連線電阻的作用而降低（IR drop）。例如：10%的電壓降低可導致速度降低一倍多（28nm）。總結以上，就是器件越來越小，分布效應越來越明顯。解決辦法：最簡單就是加電壓。保證最慢的那塊晶元都能工作（margin based design）。那樣其他都能工作。但這樣太浪費了。所以有了一些新的解決辦法，主要就是為每片片子設定一個最合適洞模基的工作電壓或者頻率。當讓還有調節管子的閾值電壓（body-biasing），這個不展開講了。